聯電布局小晶片新進展 攜手西門子合作3D IC hybrid-bonding 流程

西門子數位化工業軟體今（29）日宣布與聯電（2303）合作，為晶圓對晶圓堆疊（wafer-on-wafer）及晶片對晶圓堆疊（chip-on-wafer）技術提供新的多晶片3D IC 規畫、組裝驗證，以及寄生參數萃取（PEX）工作流程。鎖定未來小晶片（chiplet）發展，助客戶縮短產品設計上市時程。

西門子指出，聯電將向全球客戶提供此項新流程。藉由單一封裝元件中提供晶片或小晶片彼此堆疊技術，企業可在相同或更小的晶片面積上實現多個元件的功能。與在 PCB 板上擺置多個晶片的傳統系統配置相比，這種方法不僅更加節省空間，且能夠提供更出色的系統效能及功能以及更低功耗。

聯電元件技術開發及設計支援副總經理鄭子銘也說明，客戶現在可使用這套晶圓製造設計套件與流程，來驗證晶片堆疊設計，同時校正晶片對位及連接，並獲取寄生參數，以在訊號完整性的模擬中使用。

半導體為突破摩爾定律，包括高性能運算、射頻和AIoT等應用需求日益提升，帶動3D IC 解決方案需求也相應成長，聯電此次與西門子合作能夠協助客戶加快整合產品設計的上市時間。

西門子數位化工業軟體電路板系統高級副總裁 AJ Incorvaia則說，隨客戶開發複雜性更高的設計需求，聯電與西門子也準備好提供所需的先進設計流程，讓客戶能將這些複雜設計付諸實現。

聯電開發出全新混合鍵合（hybrid-bonding）3D 電路布局驗證（LVS）和寄生參數獲取工作流程，使用西門子 XPEDITION Substrate Integrator 軟體進行設計規畫與組裝，以及西門子3D等相關軟體進行晶片間連接檢查，與晶片間延展實體及電路驗證任務。（審核：葉憶如）

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• Yahoo財經特派記者 呂俊儀：資深財經媒體工作者，曾任採訪團隊主管，專訪過長榮集團創辦人張榮發、鴻海創辦人郭台銘，也歷經台積電創辦人張忠謀退休記者會等大事件，堅持產出最專業、富有洞見的新聞。