一文看台積電2023技術論壇亮點 3奈米更全面、2奈米與先進封裝掌握度更高

台積電（2330）2023年技術論壇11日由北美回到台灣舉辦，供應鏈合作夥伴、客戶出席踴躍塞滿現場。觀察今年台積電技術論壇，「信任」、「客戶優先」、「半導體重要性」、「技術領先」等關鍵字為整場重要的論述，不過相比去年，講者都點出半導體景氣愈逆風的現況。

先進製程面臨物理極限，摩爾定律死不死到現在都還爭論不休，這次技術論壇上，魏哲家也特別說到摩爾定律的精神，除了一年半、兩年要進步，「價格也不能太高」。

以下為2023年技術論壇重點：

隨AI、5G和其他先進製程技術發展，全世界正透過智慧邊緣網路產生大量運算工作負載，需要更快、更節能的晶片來滿足此需求。預計2030年，因需求激增，全球半導體市場約1兆美元，其中高效能運算(HPC)相關應用占40%、智慧手機占30%、汽車占15%、物聯網占10%。

台積電與合作夥伴2022年共創造了超過1.2萬種創新產品，運用近300種不同的台積技術。未來持續投資先進邏輯製程、3DFabric、特殊製程等，在適當時間提供合適技術，協助推動客戶創新。

• 先進製程技術從10奈米推進至2奈米，能源效率在約十年間以15%的年複合成長率增加。

• 台積電先進製程技術產能年複合成長率在2019年至2023年間將超過40%。

• 第一家於2020年開始量產N5的晶圓廠，台積電透過推出N4、N4P、N4X和N5A等技術，持續強化5奈米家族。

• 台積電3奈米製程技術是半導體產業中第一個實現高量產和高良率的製程技術，預計N3將在行動和HPC應用驅動下實現快速且順暢的產能提升(ramping)。

• 為進一步推展微縮，以在單體式系統單晶片(monolithic SoCs)中實現更小且更優異的電晶體，台積電亦在開發3DFabric技術，發揮異質整合優勢，將系統中的電晶體數量提高5倍，甚至更多。

• 2017年到2022年，台積電對特殊製程技術投資的年複合成長率超過40%。到2026年，預計將特殊製程產能提升近50%。

先進邏輯製程

2 奈米家族：

N2計畫2025年量產；N2P和N2X則計畫2026年推出。奈米片電晶體效能已超過台積電技術目標的80%，同時展示了優異的能源效率和更低的工作電壓(Vmin)，非常適合作為半導體產業節能運算的典範。

• N2製程技術平台中的背面電軌(backside power rail)設計為其基線技術提供了額外的速度和密度提升。

• 背面電軌設計最適合用於HPC產品，將於2025年下半年推出。

• 透過減少壓降(IR drop)和訊號電阻-電容延遲(signal RC delays)，使速度提升超過10-12%。

• 由於晶圓正面擁有更多的布線資源，使邏輯面積可減少10-15%。

3 奈米家族:

N3是台積電目前最先進的邏輯製程技術，已依計畫在2022年第四季進入量產；N3E計畫在N3量產後一年推出，且已通過技術驗證，達成效能與良率目標。與N5相比，N3E在相同功耗下速度加快18%，在相同速度下功耗降低32%，邏輯密度提升約60%、晶片密度提升約30%。

• N3E已經收到了第一批客戶產品設計定案(product tape-outs)，將在2023年下半年開始量產。

台積電亦推出N3P和N3X提升製程技術價值，在提供額外效能和面積優勢的同時，也保持與N3E的設計規則相容性，以最大程度地實現IP重複使用。邁入量產的前三年，N3和N3E的新產品設計定案數量將是N5同時期的1.5至2倍，主要歸功於公司技術差異化和準備就緒程度。

• N3P在保持與 N3E 設計規則相容性的同時，提供額外的效能和面積優勢，以最大程度地實現IP重複使用。N3P預計2024年下半年開始量產，客戶可在相同漏電下，速度增快5%；在相同速度下，功耗降低5-10%，以及與N3E相比晶片密度增加4%。

• N3X：專為HPC應用所設計，提供額外的最大震盪頻率(Fmax)，以在適度漏電平衡下提高驅動效能(overdrive performance)，意味相較N3P，N3X在驅動電壓 1.2伏特下，速度增快5%，並擁有相同的晶片密度提升幅度。N3X 預計於 2025 年進入量產。

台積電今日推出業界第一個基於3奈米的Auto Early技術，命名為N3AE。N3AE 提供以N3E為基礎的汽車製程設計套件(PDK)，讓客戶能夠提早採用 3 奈米技術來設計汽車應用產品，以便於2025年及時採用屆時已全面通過汽車製程驗證的N3A製程。

5 奈米家族：

隨台積電5奈米製程進入量產，所累積的經驗使該製程良率和效能不斷提升。

• 在4年間，與 N5 量產第一年相比，該製程效能提升高達17%、晶片密度增加 6%，並維持著相同的設計規則相容性，以盡可能增加現有客戶設計的再利用。

儘管N5需求強勁，N4P將自2024年推動需求進一步增加。

• 與2022年相比，此一需求增加主要來自人工智慧、網路和汽車產品，這與產業趨勢密切相關。

超越N2的技術創新

• 電晶體架構從平面式發展到FinFET，並即將轉變至奈米片(nanosheet)架構。

• 奈米片後，台積電認為垂直堆疊的NMOS和PMOS(即互補式場效電晶體CFET)是未來製程架構選項之一。台積電預估，在考量布線和製程複雜性後，晶片密度將可提升1.5至2倍。

• 除了CFET，台積電在低維材料(如碳奈米管和2D材料)方面取得了突破，可能實現進一步的尺寸和能源微縮。

台積電3D Fabric

台積電3DFabric 系統整合技術包含各種先進的 3D 矽堆疊和先進封裝技術，以支援廣泛的次世代產品：

• 3D矽堆疊方面，台積電正於系統整合晶片(TSMC-SoIC )家族中加入微凸塊的 SoIC-P，以支援更具成本敏感度的應用。

• 2.5D CoWoS平台得以實現先進邏輯和高頻寬記憶體的整合，適用於人工智慧、機器學習和資料中心等HPC 應用；整合型扇出層疊封裝技術(InFO PoP)和 InFO-3D支援行動應用，InFO-2.5D則支援HPC小晶片整合。

• 系統整合晶片(SoIC)堆疊晶片可被整合於整合型扇出(InFO)或CoWoS封裝中，以實現最終系統整合。

CoWoS 家族

主要針對需要整合先進邏輯和高頻寬記憶體的 HPC 應用。

• 台積電已支援超過25個客戶逾140種CoWoS 產品。

• 所有 CoWoS 解決方案的中介層面積均在增加，以便整合更多先進矽晶片和

• 高頻寬記憶體堆疊,以滿足更高的效能需求。

• 台積電正在開發具有高達 6 個光罩尺寸(約 5,000 平方毫米)重佈線層(RDL)中介層的 CoWoS 解決方案,能夠容納 12 個高頻寬記憶體堆疊。

InFO 製程技術

• 行動應用方面，InFO PoP 自2016年開始量產並運用於高階行動裝置，可在更小的封裝規格中容納更大、更厚的系統單晶片(SoC)。

• HPC應用方面，無基板的InFO M支援高達500平方毫米的小晶片整合，適用對外型規格敏感度較高的應用。

3D矽堆疊技術

• SoIC-P採用18-25微米間距微凸塊堆疊技術，主要針對如行動、物聯網、客戶應用等較為成本敏感的應用。

• SoIC-X採無凸塊堆疊技術，主要針對HPC應用。其晶片對晶圓堆疊方案具有 4.5 至 9 微米的鍵合間距，已在台積電N7製程技術中量產，運用於HPC應用。

• SoIC堆疊晶片可進一步整合到CoWoS、InFo或傳統覆晶封裝中，運用於客戶最終產品。

AMD成功展示了採用SoIC-X技術將N5 GPU和CPU堆疊於底層晶片，並整合在CoWoS封裝中，以滿足次世代百萬兆級(exa-scale)運算需求，為台積電3DFabric 技術如何推動HPC創新的具體例子。

特殊製程

台積電提供業界最全面的特殊製程產品組合，包括電源管理、射頻、CMOS 影像感測等，涵蓋廣泛的應用領域。

汽車：

隨著汽車產業朝向自動駕駛發展,運算需求正在快速增加，且需要最先進的邏輯技術。到2030年，台積電預計90%汽車將具備先進駕駛輔助系統(ADAS)，其中L1、L2 和 L2+/L3 將有望各達市占率 30%。

• 過去三年，台積電推出了汽車設計實現平台(ADEP)，透過提供領先業界、Grade 1品質認證的N7A和N5A來釋放客戶的汽車創新。

• 為了讓客戶在技術成熟前就能預先進行汽車產品設計，台積電推出了Auto Early，為提前啟動產品設計並縮短上市時間的墊腳石。

• N4AE是基於N4P開發的新技術，允許客戶在2024年開始進行風險生產。

• N3AE為N3A的基礎，N3A將於2025年全面通過汽車製程驗證，並將成為全球最先進的汽車邏輯製程技術。

5G和連網性先進射頻技術

台積電2021年推出了N6RF，該技術基於創紀錄的7奈米邏輯製程技術，在速度和能源效率方面皆具有同級最佳的電晶體效能。結合了出色的射頻效能以及優秀的7奈米邏輯速度和能源效率，台積電客戶可藉由從16FFC轉換到N6RF，在半數位和半類比的射頻 SoC上實現功耗降低 49%，釋放行動裝置能源預算以支援其他不斷成長的功能。

台積電今日宣布推出最先進的互補式金屬氧化物半導體(CMOS)射頻技術N4PRF，預計於 2023 年下半年發布。

• 相較於N6RF，N4PRF邏輯密度增加77%，且在相同效能下，功耗降低 45%。

• N4PRF比其前代技術N6RF增加了32%的MOM電容密度。

超低功率

台積電超低功率解決方案持續推動降低Vdd，從55ULP最小Vdd為0.9伏特，到N6e的Vdd已低於0.4伏特。相較於N22解決方案，即將推出的N6e解決方案可提供約4.9倍的邏輯密度，並可降低超過70%功耗，為穿戴式裝置提供具吸引力的解決方案。

MCU/嵌入式非揮發性記憶體

台積電最先進的eNVM技術已發展到了16/12奈米鰭式場效電晶體(FinFET)技術。由於傳統浮閘式eNVM或ESF3技術越來越複雜，台積電亦大量投資於 RRAM和MRAM等新嵌入式記憶體技術。兩種新技術都已在22奈米和40奈米上投產。

台積電正在計畫開發6奈米技術。2022年第一季開始生產40/28/22奈米RRAM。28奈米RRAM進展順利，適於汽車應用。並開發下一代12奈米RRAM，預計2024年第一季就緒。

2020年開始生產的22奈米MRAM主要用於物聯網應用，現在，台積電正與客戶合作將MRAM技術應用於未來的汽車應用，並預計2023年第二季取得 Grade 1汽車等級認證。

CMOS影像感測

智慧手機相機模組一直是互補式金屬氧化物半導體(CMOS)影像感測技術主要驅動力，但台積電預計車用相機將推動下一波CMOS影像感測器(CIS)成長。

為了滿足未來感測器的需求，實現更高品質且更具智慧的感測，台積電致力研究多晶圓堆疊解決方案，以展示新的感測器架構，如堆疊像素感測器、最小體積全域快門感測器、基於事件RGB融合感測器，以及具整合記憶體的AI感測器。

顯示器

在5G、人工智慧和AR/VR等技術驅動下，下一代高階OLED面板將需要更多數位邏輯和靜態隨機存取記憶體(SRAM)內容，及更快的幀率，台積電將其高壓(HV)技術導入到28奈米產品世代中，以實現更好的能源效率和更高的靜態隨機存取記憶體密度。

台積電領先的μDisplay on silicon技術可提供高達10倍像素密度，以實現如AR 和VR中使用的近眼顯示器所需的更高解析度。

新建、擴產與製造良率

2017年到2019年，台積電平均每年進行大約2期晶圓廠建設工程。

2020年到2023年，台積電晶圓廠平均建設進度大幅增加至每年約5期工程。

過去兩年，台積電共展開了10期晶圓廠新建工程，包括在台灣的5期晶圓廠工程與2期先進封裝廠工程，以及海外3期晶圓廠工程。

28奈米及以下製程海外產能在2024年將比2020年成長 3 倍。

• 在台灣，台積電N3製程量產基地在南科18廠；此外，正為N2製程新晶圓廠進行準備。

• 在美國，亞利桑那州正建造2期晶圓廠。第一期N4晶圓廠已開始移入設備，並將在2024年開始生產。第二期晶圓廠正在興建中，計畫以N3製程進行生產。兩期晶圓廠將合計年產60萬片晶圓。

• 在日本，正在熊本興建一座晶圓廠，計畫以16/12奈米和28奈米家族提供晶圓製造服務，以應對全球市場對特殊製程的強烈需求。這座晶圓廠的建設工程已經開始，將在2024年邁入量產。

• 在中國，新1期28奈米製程晶圓廠已於2022年開始量產。

台積電先進製程缺陷密度(D0)和每百萬件產品缺陷數(DPPM)方面領先地位，展現製造卓越性。N5製程複雜度遠高於 N7,但在相同階段,N5 的良率優化比 N7 更好。N3製程技術在高度量產中的良率表現領先業界，其D0效能已與N5同期表現相當。

台積電N7和N5製程技術在包括智慧手機、電腦和汽車等方面，展現領先業界的DPPM，相信N3的DPPM很快就能追上N5表現。

綠色製造

為實現2050年淨零排放目標，台積電持續評估並投資各種減少溫室氣體排放機會。到2022年，直接溫室氣體排放量已較2010年降低32%。此成果透過降低製程氣體消耗、替換可能造成全球暖化的氣體、安裝現場廢氣處理設備，及提高氣體去除效率等方式。

台積電目標每個製程技術於量產第五年時，生產能源效率提高一倍。

• N7製程技術生產能源效率在量產後第五年提高2.5倍。

• 預計到2024年，N5製程技術生產能源效率將提高2.5倍。

• 去年台積電在台灣南部建立了第一座再生水廠，每日供水量5000公噸，時至今日，該再生水廠每日供水量達 2萬公噸。

• 2030年台積電每生產單位自來水消耗量將降至2020年的60%。

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• Yahoo財經特派記者 呂俊儀：資深財經媒體工作者，曾任採訪團隊主管，專訪過長榮集團創辦人張榮發、鴻海創辦人郭台銘，也歷經台積電創辦人張忠謀退休記者會等大事件，堅持產出最專業、富有洞見的新聞。