《半導體》聯電3角攻略 攜手Cadence開發22奈米認證

【時報記者沈培華台北報導】聯電(2303)今(13日)宣布Cadence優化的數位全流程已獲得聯電22奈米超低功耗(ULP)與22奈米超低漏電(ULL)製程技術認證,以加速消費、5G和汽車應用設計。

該流程結合了用於超低功耗設計的領先設計實現和簽核技術,協助共同客戶完成高品質的設計並實現更快的晶片設計定案(tapeout)流程。

Cadence數位全流程已針對聯電的22ULP與ULL製程技術進行優化,流程包括Innovus設計實現系統、Genus合成解決方案、Liberate元件庫特徵化解決方案、Quantus寄生效應萃取解決方案、Tempus時序簽核解決方案與物理驗證系統(PVS和LPA)。

聯電表示,完全整合的引擎,可以讓使用者能夠實現功耗、效能和面積(PPA)目標並縮短上市時間。

聯電矽智財研發暨設計支援處處長陳元輝表示,聯電的22ULP與ULL平台非常適合各種半導體應用,包括對功率或漏電敏感的消費類晶片,及需要更長電池壽命的可穿戴產品。藉由與Cadence合作,客戶可使用聯電最新的製程技術和Cadence強大的數位全流程,能夠滿足嚴格的設計要求並實現設計和生產力目標。