《半導體》益華推一把 創意首款台積電3奈米製程晶片達陣

【時報記者王逸芯台北報導】益華電腦(Cadence Design Systems)宣布，創意(3443)採用Cadence數位解決方案成功完成先進的高效能運算(HPC)設計和CPU設計，其中，HPC設計採用了台積電(2330)先進的3奈米製程，運用Cadence Innovus設計實現系統，順利完成首款具有高達350萬個實例數(instance)、時脈頻率高達3.16GHz的先進設計，另一款CPU設計則是在台積電5奈米製程技術上，利用以AI驅動的Cadence Cerebrus智慧晶片設計工具以及Cadence數位全流程，成功讓晶片降低8%功耗、減少9%的設計面積，同時顯著地提高了設計生產力。

益華Cadence Innovus設計實現系統高精確度的GigaPlace佈局引擎為創意提供了對台積點FINFLEX單元行佈局的支持與腳位接取等，以實現台積電3奈米製程設計法則檢查(DRC)收斂。另外，最先進的GigaOpt引擎透過台積電3奈米元件庫進行最佳配置，同時平衡不同的元件使用率來優化設計。Innovus設計實現系統更具備了大規模平行架構，結合了完善的NanoRoute引擎，讓創意能夠及早在設計流程初期，就能解決訊號完整性問題，同時提升佈線後的設計相關性。

創意設計服務單位中心資深副總經理林景源博士表示，創意是先進晶片解決方案的市場領導者，服務於AI、HPC、5G、工業和其他新興領域，不斷投資先進技術對創意非常重要，創意選擇Cadence Cerebrus智慧晶片設計工具，正是因為其與更廣泛的數位流程相互結合，透過AI技術幫助創意實現更快設計周轉，同時又能提升PPA表現。此外，Innovus設計實現系統幫助創意完成了第一款3奈米晶片，使團隊能夠加速創建高性能、低功耗的HPC設計。

益華Cadence Cerebrus與完整的Cadence數位產品線相結合，有助於為創意電子大幅提升功耗、性能和面積(PPA)的表現，並在5奈米CPU設計上藉由合成、設計實現到簽核的完整數位全流程，從而優化設計團隊的生產力。Cadence Cerebrus的獨特之處在於以AI強化學習引擎，可自主優化創意的設計流程，使團隊能加快上市時間。